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                Cadence宣布在三星7LPP工藝中,從GDDR6 IP中擠出絳綸
                發布者: 發布時間:2018/12/21 22:57:44 閱讀:

                Cadence宣布在三星7LPP工藝中,從GDDR6 IP中擠出絳綸

                Cadence設計系統公司宣布將在三星7LPP處理器上推出完整的GDDR6內存IP解決方案。GDDR6內存的目標是非常高帶寬的應用程序,包括機器學習、人工智能、加密貨幣挖掘、圖形、自動駕駛、ADAS和高性能計算(HPC)。

                Cadence GDDR6 IP解決方案由PHY、controller和驗證IP (VIP)組成。三星在7LPP代工過程中啟用了這一先進的IP,客戶可以在最熱門的應用領域設計下一代芯片,用于高性能GDDR6內存產品。

                到目前為止,GDDR內存主要用于圖形應用程序,在其他地方使用有限。因此,DDR4和LPDDR4一直是解決高帶寬內存應用程序的早期采用者的首選內存。GDDR6提供的內存帶寬比DDR4的最快速度快5倍,成本適中,非常適合這類應用程序。然而,以GDDR6數據速率進行設計需要新的體系結構和技術,這限制了過去在非圖形應用程序中對GDDR技術的采用。三星和Cadence準備用穩健的GDDR6解決方案解決這個市場需求,其中包括Cadence Denali DDR控制器和經過硅測試的高速SerDes技術。

                新的GDDR6 IP允許每個pin有16Gb/sec帶寬,或者SoC和每個GDDR6內存芯片之間的峰值帶寬超過500Gb/sec。這使得用戶可以使用比DDR4更少的DRAM模來設計高內存帶寬的GDDR6接口,從而減少PCB面積和封裝引腳。Cadence獨特的單供應商GDDR6 IP解決方案加快了集成速度,降低了互操作性風險。此外,由于GDDR6 IP是與三星緊密合作開發的,客戶可以從減少SoC和內存設備之間互操作性問題的風險中獲益。Cadence VIP完善了完整的IP產品,Cadence GDDR6內存模型提供了高級檢查、覆蓋、驗證計劃和建模靈活性,以減少使用Cadence驗證套件的內存硅泄漏。

                Cadence GDDR6 IP的附加功能/優點:

                Cadence設計技術重用了Cadence經過硅驗證的DDR和SerDes設計的技術,從而降低了實現GDDR6時的風險

                低誤碼率(BER)可以減少內存總線上的重試,提供更大的帶寬和更低的最大延遲

                Cadence廣闊的設計空間允許用戶使用FR4等常用材料在pcb上實現GDDR6,降低了GDDR6的部署成本

                Cadence的GDDR6參考設計允許用戶在自己的產品中復制Cadence的測試芯片結果

                Cadence的VIP現在擴展了GDDR6支持,支持對GDDR6接口的健壯驗證

                三星電子(Samsung Electronics)鑄造設計服務團隊高級副總裁樸杰洪(Jaehong Park)表示:“GDDR6 IP對于圖形、人工智能、機器學習、HPC和其他需要極高內存帶寬的應用程序的廣泛采用是必要的。”“Cadence的GDDR6 IP在三星代工7LPP過程中是一個里程碑,我們成功的合作,為我們的共同客戶提供了一個卓越的GDDR6解決方案。”

                “通過我們與三星的合作以及成功的GDDR6 IP打包,Cadence處于有利地位,可以加速市場采用這種至關重要的新技術,”Cadence負責研發和設計IP的企業副總裁阿姆賈德•庫雷希(Amjad Qureshi)表示。“我們完整的GDDR6 IP解決方案利用了業界領先的技術和經過驗證的設計技術,既降低了實現風險,又加快了上市時間。”SoC供應商今天可以開始他們的下一代內存設計,有信心Cadence GDDR6 IP已經準備好集成。

                Cadence GDDR6 IP和內存模型現在可用于客戶約定。設計文件已經準備好,以便選擇的客戶能夠滿懷信心地開始集成工作,相信Cadence GDDR6 IP將在其應用程序中正常工作。

                 

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